Zilog Z08470 Bedienungsanleitung Seite 221

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UM008101-0601 Parallel Input/Output
Interrupts are then enabled by the rising edge of the first M1 after the inter-
rupt mode word is set unless that first M1
defines an interrupt acknowledge
cycle. If a mask follows the interrupt mode word, interrupts are enabled by
the rising edge of the first M1
following the setting of the mask.
Data can now be transferred between the peripheral and the CPU. The
timing for this transfer is as described in Timingon page 192.
Figure 15. Example of I/O Interface
V5 V4
D7
D6 D5 D4 D3 D0D2 D1
V3 V2 V1 V0
V1 V6
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